从零构建 CPU 的第一步：MIPS 与 RISC-V ALU 教学实验全解析
你是否曾在“计算机组成原理”课上，对着数据通路图发呆， wondering “这个 ALU 到底是怎么工作的？”
又或者，在 FPGA 开发板上烧写完代码后，发现beq指令死活不跳转，而调试日志里全是X态？
别担心——每个动手做过 CPU 实验的学生都经历过这些坑。而这一切问题的起点，往往就藏在那个看似简单的模块里：算术逻辑单元（ALU）。
本文不讲空泛理论，也不堆砌术语。我们将以真实教学实验为背景，带你一步步构建一个可用于 MIPS 或 RISC-V 架构的、可综合、可验证的 ALU 模块。你会明白它为什么这样设计，控制信号怎么来，常见 bug 怎么查，以及如何让它真正“跑起来”。
为什么 ALU 是 CPU 设计的第一课？
在所有处理器微架构中，ALU 都是最早被学生接触到的功能模块之一。原因很简单：
- 它是纯组合逻辑，不需要时序分析就能仿真；
- 功能明确：输入两个数，输出一个结果；
- 可视化强：加法、与运算、比较……都是你在编程语言中天天用的操作。
但别被它的“简单”骗了。一个能支撑完整指令集的 ALU，必须精准响应控制器的调度，正确生成状态标志，并且在整个数据通路中保持位宽一致、延迟可控。
更重要的是，ALU 是连接控制路径与数据路径的第一个交汇点。你在这里第一次体会到：一条指令是如何通过操作码，最终转化为硬件行为的。
MIPS 和 RISC-V 的 ALU 设计，到底有何异同？
虽然 MIPS 和 RISC-V 分属不同世代的 RISC 架构，但在 ALU 层面，它们的设计思路高度相似。理解它们的共性与差异，能帮你建立更通用的数字系统设计思维。
先看共性：ALU 要做什么？
无论是 MIPS 还是 RISC-V（RV32I），一个基础整数 ALU 至少要支持以下几类操作：
| 类型 | 操作 | 示例指令 |
|---|---|---|
| 算术 | ADD, SUB | add,sub |
| 逻辑 | AND, OR, XOR | and,or |
| 移位 | SLL, SRL, SRA | sll,srl |
| 比较 | SLT (Set Less Than) | slt |
此外，还需输出关键状态信号：
-Zero：结果是否为 0，用于条件分支（如beq）；
-Overflow：有符号运算是否溢出；
-CarryOut：无符号运算进位，常用于多精度计算。
✅ 提示：在教学实验中，通常只实现 Zero 标志，Overflow 和 Carry 可选做扩展。
再看差异：控制信号怎么来？
这才是区分 MIPS 和 RISC-V 的关键所在。
MIPS：两级译码，结构清晰但略显繁琐
MIPS 指令分为 I-type、R-type、J-type 等。对于 R-type 指令（如add,sub），功能由两个字段共同决定：
-opcode[5:0]=6'b000000
-funct[5:0]决定具体操作（如6'b100000表示 ADD）
因此，你需要一个ALU 控制器（alu_control）来接收opcode和funct，然后输出alu_op信号给 ALU 本身。
比如：
if (opcode == 6'b000000) begin case (funct) 6'b100000: alu_op = 2'b00; // ADD 6'b100010: alu_op = 2'b01; // SUB ... endcase end而对于lw、sw这类 I-type 指令，尽管不是算术指令，但也需要 ALU 做地址计算（基址 + 偏移），所以alu_op应设为 ADD。
RISC-V：规整编码，几乎无需译码
RISC-V 的一大优势就是指令格式高度规整。在 RV32I 中，很多指令的funct3和funct7字段可以直接映射到 ALU 行为。
例如：
-funct3 == 3'b000 && funct7 == 7'b0000000→ ADD
-funct3 == 3'b000 && funct7 == 7'b0100000→ SUB
-funct3 == 3'b101→ SRL / SRA（由 funct7 区分）
这意味着：你可以直接把 funct3 和部分 funct7 拼接成 alu_op，省去复杂的译码逻辑。
📌 小结：MIPS 更适合教学讲解“控制器如何工作”，而 RISC-V 更贴近现代 ISA 的简洁设计理念。
ALU 内部怎么搭？三大核心模块拆解
我们把 ALU 拆成三个关键子模块来讲：加法器、多路选择器（MUX）、控制译码器。每一部分都会配可运行的 Verilog 代码和实战建议。
1. 加法器：不只是“a + b”
加法器不仅是实现 ADD 的工具，更是 SUB、SLT、地址计算的基础。因为减法本质上是“加负数”——即A - B = A + (~B) + 1。
两种主流实现方式对比
| 方案 | 延迟 | 面积 | 教学适用性 |
|---|---|---|---|
| 行波进位加法器（RCA） | O(n) | 小 | ★★★☆☆ |
| 超前进位加法器（CLA） | O(log n) | 较大 | ★★★★☆ |
虽然 RCA 结构简单，但 32 位下会有明显的门延迟累积。教学项目若追求性能或想体验关键路径优化，推荐使用 CLA。
32 位 CLA 实现（Verilog）
module cla_32 ( input [31:0] a, b, input cin, output [31:0] sum, output cout ); wire [31:0] g = a & b; // Generate wire [31:0] p = a ^ b; // Propagate wire [32:0] c; assign c[0] = cin; genvar i; generate for (i = 0; i < 32; i = i + 1) begin : carry_chain assign c[i+1] = g[i] | (p[i] & c[i]); end endgenerate assign sum = p ^ c[31:0]; assign cout = c[32]; endmodule🔍 关键点解释：
-g[i]表示第 i 位是否会主动产生进位；
-p[i]表示是否会传递低位进位；
-c[i+1]是预计算的进位值；
- 最终sum = p XOR c符合全加器公式。
⚠️ 注意事项：这段代码在仿真中没问题，但在综合时可能因长组合链导致时序违例。实际项目中可考虑分组超前（Block CLA）或使用工具自动优化。
2. 多路选择器（MUX）：ALU 的“功能开关”
ALU 内部多个功能单元并行运行，但最终只能输出一个结果。谁说了算？MUX。
典型设计是用一个 4-to-1 MUX，根据alu_op[1:0]选择输出：
| alu_op | 输出功能 |
|---|---|
| 2’b00 | ADD / SUB |
| 2’b01 | 保留或扩展 |
| 2’b10 | 逻辑运算 |
| 2’b11 | SLT |
但注意：AND/OR/XOR 都属于逻辑运算，需进一步判断funct字段。所以实际做法是：
- 先用
alu_op大类选择； - 在逻辑单元内部再根据
funct分支。
四选一 MUX 实现
module mux4_1 ( input [31:0] in0, in1, in2, in3, input [1:0] sel, output reg [31:0] out ); always @(*) begin case (sel) 2'b00: out = in0; // ADD/SUB result 2'b01: out = in1; // Reserved or shift 2'b10: out = in2; // AND/OR/XOR result 2'b11: out = in3; // SLT result default: out = in0; endcase end endmodule📌 建议：不要用阻塞赋值=写组合逻辑！这里用always @(*)+reg输出是安全且可综合的标准写法。
3. 控制信号译码：让指令“活”起来
这是最容易出错的部分。很多同学写完 ALU 发现功能不对，其实问题不在 ALU 本身，而在控制信号没对上。
MIPS ALU 控制译码器（Verilog）
module alu_control ( input [5:0] opcode, input [5:0] funct, output reg [1:0] alu_op ); always @(*) begin case (opcode) 6'b000000: // R-type instruction case (funct) 6'b100000, 6'b100010: alu_op = 2'b00; // ADD/SUB → use SUB logic 6'b100100: alu_op = 2'b10; // AND 6'b100101: alu_op = 2'b10; // OR 6'b100110: alu_op = 2'b10; // XOR 6'b101010: alu_op = 2'b11; // SLT default: alu_op = 2'b00; endcase 6'b100011, 6'b101011: // lw / sw alu_op = 2'b00; // Address calculation: base + offset 6'b000100, 6'b000101: // beq / bne alu_op = 2'b01; // Compare using SUB default: alu_op = 2'b00; endcase end endmodule💡 经验分享：
beq和bne不是比较相等，而是计算rs - rt，然后看Zero标志。所以它们的alu_op必须是 SUB！
如何验证你的 ALU？别等到连进 CPU 才发现问题
很多学生习惯先把 ALU 做完，然后一口气连上寄存器文件、控制器、内存……结果一仿真，满屏红 X。
正确的做法是：分层测试 + 测试驱动开发（TDD）思想。
推荐 Testbench 测试项
// 示例片段：测试 ADD 和 SUB initial begin a = 32'd5; b = 32'd3; alu_op = 2'b00; // ADD #10; if (result !== 8) $display("ERROR: ADD failed"); alu_op = 2'b01; // SUB #10; if (result !== 2) $display("ERROR: SUB failed"); alu_op = 2'b11; // SLT: 5 < 3? No. #10; if (result !== 0) $display("ERROR: SLT failed"); $finish; end✅ 必测场景清单：
- ADD 正常加法
- SUB 正负数混合
- AND/OR 位模式测试（如全1、全0）
- SLT 有符号比较（负数 vs 正数）
- Zero 标志生成（结果为0时，zero == 1）
常见问题与调试秘籍
❌ 问题1：beq永远不跳转
最常见的原因是：
- ALU 没有正确生成 Zero 信号；
- 或者控制器没有将beq的alu_op设为 SUB。
✅ 解法：
assign zero = (result == 32'd0);确保这句写了，并且在beq指令下确实执行了rs - rt。
❌ 问题2：slt对负数判断错误
如果你用无符号减法来做slt，遇到-1 < 2会误判。
✅ 解法：使用有符号比较逻辑。可以这样实现：
wire [31:0] diff = a - b; assign slt_result = diff[31]; // 若差为负，则 a < b但要注意溢出情况！理想做法是先判断是否溢出，再决定是否取反。
❌ 问题3：输出全是X
多半是因为 MUX 的sel没有覆盖所有情况，或者alu_op未初始化。
✅ 解法：
- 在case中加上default分支；
- 仿真时打印alu_op和opcode/funct，确认译码逻辑生效。
实战部署建议：FPGA 上跑得通才是真本事
当你在 Vivado 或 Quartus 中综合时，请注意以下几点：
- 避免 initial 块驱动组合逻辑：不可综合；
- 统一使用 32 位信号：防止截断或扩展错误；
- 约束 IO 和时钟：尤其在 Nexys A7、DE1-SoC 上；
- 利用 ILA/SignalTap 抓信号：在线调试比仿真更直观。
写在最后：ALU 不是终点，而是起点
你可能会觉得：“做完 ALU 后，下一步是不是就开始连整个 CPU 了？”
没错。但更要意识到：ALU 的设计模式会贯穿你后续的所有模块——
- 多路选择？后面有写回 MUX、PC 选择；
- 控制译码？后面有主控制器 FSM；
- 状态标志？后面会影响流水线停顿与转发。
所以说，ALU 实验的价值，不仅在于做出一个能算加减法的电路，而在于培养一种“从指令到硬件”的系统级思维。
无论你是用经典的 MIPS 教材打基础，还是拥抱开源的 RISC-V 做创新，只要把这个模块吃透，你就已经迈过了那道“看得懂书，但做不出东西”的门槛。
现在，打开你的 EDA 工具，新建一个alu.v文件吧。第一行写什么不重要，重要的是你已经开始写了。
如果你在实现过程中遇到了其他挑战，欢迎在评论区分享讨论。
