先进封装是实现芯片异构集成（HI）的关键技术。相较于单片系统级芯片（SoC），异构集成芯片方案有望降低整体实现成本，并提升系统设计灵活性。为满足新兴异构集成趋势的需求，业界已推出新型开放式标准芯片间（D2D）串行总线接口，例如通用芯片互连快速通道（UCIe）和先进接口总线（AIB）。
多线束（BoW）是另一种芯片间接口方案，作为低功耗互连解决方案，它属于开放式特定领域架构（ODSA）的一部分。ODSA旨在建立芯片间的物理与逻辑接口，解决不同厂商芯片的集成问题。尽管已有多项研究基于初步的BoW规范与需求展开，但实际的芯片接口设计及相关的芯片间（D2D）互连设计策略尚未得到解决。例如，某一项前期研究采用封装的二维电磁（EM）模型结合容性负载来模拟BoW接收电路；另一项前期研究则分别采用CMOS反相器和锁存器实现信号的发送与接收。这些研究均未考虑电源分配网络（PDN）对信号完整性（SI）的影响。
实际上，信号分配网络（SDN）与电源分配网络（PDN）会共同影响BoW系统的信号完整性（SI）与电源完整性（PI）。接下来将采用PDN和SDN的无源RLC模型，结合驱动电路与接收电路的非线性电路模型，对信号完整性与电源完整性进行联合仿真。该建模与仿真框架可用于探索信号布线和电源分配参数变化的影响，还能分析PDN非理想特性（如电源轨与地轨的自感、互感）对BoW系统SI和PI的作用。PDN非理想特性会导致瞬态电压跌落、时序抖动、信噪比（SNR）降低和地弹等问题。
图1：BoW slice 的 bump 布局
1.模型
1.1SDN与PDN模型
一个BoW slice 包含16条数据线，其 bump 布局如图1所示，标注为S0至S15的 bump 代表16条数据线。图2展示了用于PI和SI分析的系统，该系统包含一个SDN，由芯片1（Chiplet 1）上的驱动电路和芯片2（Chiplet 2）上的接收电路组成，二者通过微 bump 与BoW数据线连接，数据传输为单向。图3展示了SDN及其PDN的高层级结构，由图可知，系统PDN由两个芯片的片上PDN、封装PDN和主板PDN组成，示意图中假设地为理想地。
图2：BoW信号分配与电源分配网络示意图，其中电源线为红色，地线为蓝色，BoW互连为绿色。
图3：BoW系统的信号分配网络，展示了芯片1（驱动电路）和芯片2（接收电路）及其电源分配网络。完整模型包含16组此类配对。
16条BoW数据线布局在高密度互连（HDI）中介层上，且尺寸存在差异。具体而言，共布局了三组BoW传输线：第一组传输线的线长为2.3 mm，线宽与线距（L/S）为2/2 μm；第二组传输线的线长与第一组相同，但L/S更大，为2/4.25 μm；第三组传输线的线长为5 mm，L/S为2/4.25 μm。
片上PDN包含片上去耦电容，两个芯片的去耦电容值均固定为100 pF。去耦电容模型包含等效串联电阻（ESR），该电阻值从14 nm CMOS鳍式场效应晶体管（FinFET）工艺中的MOSFET去耦电容提取得到。封装PDN包含中介层和基板（基底）的阻抗，二者均建模为串联电阻和电感。此外，封装PDN还包含分立去耦电容以及电源过孔与地过孔之间的电容，仿真模型中纳入了分立去耦电容的等效串联电阻（ESR）和等效串联电感（ESL）。
主板（PCB）PDN建模为串联阻抗和并联去耦电容，串联电感与电阻值取自相关文献，PCB去耦电容固定为2 μF。构建2 μF PCB去耦电容所需的各个去耦电容的ESR和ESL值。PCB PDN与电压调节模块（VRM）相连，供电电压为0.75 V。VRM的非理想特性通过串联RL元件建模。每个芯片的系统级PDN RLC模型如图4所示，ILOAD表示任一芯片（IC）的工作电流。每个芯片均有独立的片上PDN，并与共享的封装（中介层和基板）PDN及PCB PDN相连。
图4：任一芯片的电源分配网络示意图，图中展示了理想地。
1.2驱动电路与接收电路设计
驱动电路与接收电路均采用14 nm CMOS鳍式场效应晶体管（FinFET）工艺设计。采用源极串联端接（SST）驱动电路，该模型还包含由反相器链组成的预驱动电路，且反相器的驱动能力逐渐增强。每个反相器中PMOS和NMOS的鳍片数量与宽度均经过优化：每个反相器中PMOS的尺寸为NMOS的1.25倍，且后一个反相器的尺寸为前一个的2倍。驱动电路采用类反相器架构，其16条数据线各自的串联端接电阻值均经过优化。
接收电路包含一个低功耗放大器（如图5所示），其中反馈电阻Rf用于设定带宽-增益积，无源低通滤波器用于阻抗匹配。片上静电放电（ESD）保护通过驱动电路输出端和接收电路输入端的200 fF电容建模。为匹配BoW slice 中的16条数据线，驱动电路与接收电路对被复制了16组。
图5：接收电路示意图；I/P和O/P分别表示输入和输出。Rf用于调整带宽-增益积；Rt和Ct构成低通滤波器。
1.3封装设计
所有测试案例的封装均由中介层和基板组成。中介层由薄膜构成，包含三层结构和无水平布线层的积层（BU）树脂，薄膜的第一层和第三层用于布设BoW数据线，中间层为参考地平面。基板包含用于信号、电源（VDD）和地（VSS）的核心过孔，此类封装的结构示意图如图2所示。在初始设计中，仅对基板中电源和地过孔进行建模，未包含任何电源或地平面，其中一个过孔的详细结构如图6所示。
图6：过孔结构示意图。
为阐明PDN非理想特性对SI的影响，设计了两种封装。第一种封装假设基板全部空间可用于PDN连接，图7展示了这些过孔的物理结构示意图。该封装假设所有层级的地均为理想地，即PCB上的地为等电位，且封装和各个芯片中地网络的阻抗为零，代表最佳情况PDN。
第二种封装为最差情况PDN，该场景下基板的电源过孔数量最少，且地为非理想地，模拟了信号密集型设计中基板内电源和地过孔空间有限的情况。该案例考虑了电源和地网络的所有非理想特性，包括电阻、自感、互感以及电源与地之间的电容（这些参数均从封装设计中提取）。由于电源与地过孔之间的电容远小于封装去耦电容，因此未将其纳入PDN仿真模型。封装和中介层设计的详细结构如图8所示，中介层和基板的电阻与电感分别如图9和图10所示，这些阻抗均从电源和地过孔的仿真中提取得到。
图7：最小阻抗电源过孔的物理结构示意图
图8：高密度互连（HDI）与封装基板中最差情况PDN的建模示意图。
图9：中介层提取阻抗。（a）VDD和VSS过孔的电阻；（b）VDD和VSS过孔的自感与互感
图10：封装基板提取阻抗。（a）VDD和VSS过孔的电阻；（b）VDD和VSS过孔的自感与互感
2.结果与讨论
2.1SI与PI优化
对三组不同BoW通道进行了瞬态仿真，通道的横截面视图如图11所示。在初始仿真中，三组BoW传输线的发射器驱动能力、端接阻抗、输入信号的上升/下降时间以及封装去耦电容均保持一致。向16个预驱动电路分别输入独特的伪随机二进制序列（PRBS31）。仿真结果基于最差情况PDN（其组件值从图9和图10的仿真中获取）。
图11：BoW slice 中16条互连数据线的横截面图。
通过接收电路输入端的眼图评估SI，通过片上电压波动与电源电压的比值量化PI，该分析方法与嵌入式多芯片互连桥（EMIB）的相关分析一致。
线长2.3 mm、L/S 2/2 μm的16条数据线在接收电路输入端的眼图如图12所示，图中可明显观察到电压过冲与下冲。线长越长，损耗越大，电压波动也会随之增加，导致眼图张开度变小，因此需要通过优化设计参数来提升这些链路的性能。在未配备足够去耦电容的情况下，电源电压波动超过了电源电压的5%，而5%是推荐的波动上限。
图12：线长2.3 mm、线宽与线距（L/S）2/2 μm的未优化16条数据线在8 Gbps速率下，接收电路输入端测得的眼图。
假设提升PI可改善系统SI。通过在封装上布设去耦电容，电源电压波动可降至电源电压的5%以下。仿真结果显示，SI随去耦电容值的增加而改善，但当去耦电容值达到较大值（约几nF）后，改善效果趋于饱和；不过，在电源电压波动降至5%上限以下之前，饱和现象不会出现。
为最大化接收信噪比（SNR），为16条数据链路分别定制了端接阻抗。如图11所示，数据线1、2、15、16的最佳端接阻抗值相同，其余数据线的最佳端接阻抗值相同。显然，16条数据线的特征阻抗可分为两类，这是因为中间12条数据线各有两个相邻数据线，而边缘4条数据线各仅有一个相邻数据线。
信号的上升/下降时间对BoW系统的接收SNR和电压跌落无显著影响。对经过优化（定制端接阻抗+足够去耦电容）的BoW系统（线长2.3 mm、L/S 2/2 μm）的SI和PI进行了仿真，结果如图13、14、15所示。图13中的眼图与未优化系统（图12）相比有明显改善，优化后SNR和幅度抖动的提升情况分别如图16和图17所示。
图13：线长2.3 mm、L/S 2/2 μm的优化后16条数据线在8 Gbps速率下，接收电路输入端测得的眼图。
图14：优化后系统中芯片1（驱动电路）的瞬时电源电压。
图15：优化后系统中芯片1（接收电路）的瞬时电源电压。
图16：线长2.3 mm、L/S 2/2 μm的16条数据线的接收信噪比（SNR）。该图对比了BoW通道在端接阻抗和去耦电容优化前后的接收SNR。
图17：线长2.3 mm、L/S 2/2 μm的16条数据线的幅度抖动。该图对比了BoW通道在端接阻抗和去耦电容优化前后的幅度抖动。
对另外两组BoW通道也进行了类似优化，下文将呈现线长2.3 mm、L/S 2/4.25 μm的BoW系统的结果。分别针对8 Gbps和16 Gbps速率优化BoW系统以实现最大SI，结果如图18和图19所示。结果表明，对于线长2.3 mm的传输线，在8 Gbps速率下，眼图张开度至少为单位间隔（UI）的70%（阈值375 mV）；在16 Gbps速率下，眼图张开度至少为UI的50%。线长5 mm的传输线性能相对较差，其优化后的接收SNR低于15 dB。
图18：线长2.3 mm、L/S 2/4.25 μm的优化后16条数据线在8 Gbps速率下的眼图。
图19：线长2.3 mm的优化后16条数据线在16 Gbps速率下的眼图。（a）L/S 2/2 μm；（b）L/S 2/4.25 μm。
2.2PDN非理想特性对SI和PI的影响
接下来通过以下四个测试案例研究PDN非理想特性对BoW系统SI和PI的影响：
案例1：采用最佳情况PDN（如图7所示），封装基板全部空间可用于布设电源过孔，且地为理想地。
案例2：采用从电源过孔提取的最差情况阻抗（如图8所示），但仍假设地为理想地。
案例3：考虑地过孔的电阻和自感，电源过孔阻抗采用案例1中的最小值，该案例旨在单独分析非理想地的影响。
案例4：采用最差情况PDN，包含电源过孔和地过孔的所有非理想特性。
仿真结果基于线长2.3 mm、L/S 2/2 μm的BoW数据线。案例1中，需600 pF的去耦电容才能将电压波动控制在5%上限以下；案例2-4中，需1.2 nF的去耦电容才能达到相同效果。这一结果表明，当考虑实际设计中电源和地过孔的非理想特性时，去耦电容的需求量会增加一倍。
四个案例的眼图如图20所示，通过对比可明确非理想特性的影响：非理想地过孔会导致信号低电平（0 V）出现明显波动；而最差情况PDN中具有较高串联阻抗的电源过孔会导致信号高电平（0.75 V）出现波动。如图21所示，案例1（最佳情况PDN）的接收SNR最大，案例4（最差情况PDN）的接收SNR最小。对其他BoW传输线的分析也呈现出类似趋势。
图20：数据速率为8 Gbps时，接收电路输入端测得的四组眼图。BoW数据线线长2.3 mm、L/S 2/2 μm。（a）案例1（最佳情况PDN）；（b）案例2（最差情况电源过孔阻抗与理想地）；（c）案例3（非理想地过孔与最佳情况电源过孔）；（d）案例4（最差情况PDN）。
图21：线长2.3 mm、L/S 2/2 μm的16条数据线的最差情况接收信噪比（SNR）值。
2.3电源平面对SI和PI的影响
下一个案例考虑了基板中含2个或4个电源平面的封装设计，并将其与之前的无电源平面配置进行对比。结果显示，串联电感从无电源平面时的1.48 nH略微降至4个电源平面时的1.14 nH；而电容从无电源平面时的0.7 pF显著增至4个电源平面时的52.5 pF，这使得16条数据通道的接收SNR提升了1-3 dB。含2个和4个电源平面的基板的提取电容与电感值分别如图22和图23所示。
图22：含两个电源平面的封装基板提取阻抗。（左侧）VDD与VSS过孔间的电容；（右侧）VDD与VSS过孔的自感与互感。
图23：含四个电源平面的封装基板提取阻抗。（左侧）VDD与VSS过孔间的电容；（右侧）VDD与VSS过孔的自感与互感。
2.4功耗分析
由于BoW旨在成为芯片间（D2D）接口的低功耗解决方案，因此基于PDN和SDN模型对BoW slice 进行功耗分析至关重要。在确保接收SNR高于14 dB的前提下，优化了预驱动电路中每个反相器的鳍片数量和宽度，以最小化总功耗。
表1量化了线长2.3 mm、L/S 2/2 μm的BoW系统功耗随数据速率的变化情况；表2给出了所有BoW传输线在8 Gbps和16 Gbps速率下的功耗值。结果显示，线长2.3 mm和5 mm的BoW互连在8 Gbps速率下的功耗约为0.14 pJ/bit，在16 Gbps速率下的功耗约为0.09 pJ/bit，均满足开放计算项目规范中规定的低功耗要求（0.5-1 pJ/bit）。
表1：不同数据速率下的功耗（线长2.3 mm，L/S 2/2 μm）
表2：不同BoW配置的功耗对比
3.结论
上面评估分析了不同BoW传输线互连配置，并分析了PDN各类非理想特性对BoW数据线SI的影响。可以看到，对各数据线的串联端接阻抗进行定制化优化并改善PI，可使接收信噪比（SNR）提升约12 dB；与无电源平面的设计相比，增加四个电源平面可使数据链路的接收SNR提升1-3 dB。仿真结果显示，芯片间高密度中介层在16 Gbps数据传输速率下可实现14-24 dB的SNR，功耗为0.14 pJ/bit，满足BoW规范要求。该功耗值低于通用芯片互连快速通道（UCIe）和先进接口总线（AIB）等其他芯片间（D2D）接口的功耗值。
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